Análise de soluções
O PCIe cai de vez em quando, o JESD204B não trava, o link de vídeo pisca — muitas vezes não é o código RTL, é o design do clock. Os transceptores de alta velocidade do FPGA são extremamente sensíveis ao jitter do clock de referência, e cada estágio da árvore de clock do oscilador ao buffer de clock até a rede global do FPGA adiciona jitter. Este artigo explica como calcular o orçamento de jitter, projetar a árvore de clock e evitar armadilhas comuns.
2026-10-16·Leia mais →
Prática de aplicação
O core do Software Defined Radio (SDR): digitalizar o sinal de RF o mais cedo possível, e deixar o processamento de sinais com o FPGA. Uma cadeia típica de frontend SDR de larga banda é: antena → LNA → mixer → ADC → FPGA (DDC + FFT + demodulação). Ao longo desta cadeia, a banda do transceptor do FPGA, o buffer DDR e a potência de DSP determinam quão larga é a banda instantânea que você consegue atingir.
2026-10-15·Leia mais →
Prática de aplicação
O núcleo de osciloscópios, digitizadores, radares e rádios definidos por software é amostragem ADC de alta velocidade → empacotamento → transferência ao host. Por que este passo exige FPGA, FMC HPC e PCIe x8? Um projeto real de aquisição 250MSPS.
2026-10-07·Leia mais →
