Prática de aplicação
Quando quatro câmeras numa linha todas devolvem a um servidor central para detecção, a banda não acompanha e a latência não comprime. O caminho melhor é fazer captura, pré-processamento e inferência na própria placa, devolvendo apenas resultados de detecção e um preview comprimido. Este artigo divide a arquitetura de IA embarcada na borda em papéis PS/PL, com o orçamento de banda e o caminho de deploy do modelo.
2026-10-23·Leia mais →
Prática de aplicação
O projeto original usa Xilinx Zynq-7000 (XC7Z020) para o esquema heterogêneo de software ARM + lógica FPGA real, e agora precisa ir para nacional. Trocar o chip significa reescrever o projeto inteiro, ou apenas mudanças locais? Este artigo divide a migração do HWD7Z020 (compatível com XC7Z020) para PBC7Z020G/021G em três camadas — software PS, lógica PL, boot e BSP — e detalha o volume real de mudança, as partes reaproveitáveis e os pontos de risco.
2026-10-22·Leia mais →
Prática de aplicação
Uma sonda colorida de ultrassom de 128 canais amostra cada canal com um ADC de 12 bits e 40 MS/s, dando uma taxa de dados bruta de cerca de 7,7 GB/s — um nível que uma CPU não absorve, quanto mais gerar imagens em tempo real. A abordagem correta é rodar beamforming, detecção de envoltória e downsampling dentro do FPGA primeiro, e só entregar os dados comprimidos de imageamento ao host. Este artigo divide a cadeia de 128 canais em estágios, faz o orçamento da taxa de dados a cada passo e explica exatamente o que o FPGA faz no meio.
2026-10-20·Leia mais →
Prática de aplicação
O core do Software Defined Radio (SDR): digitalizar o sinal de RF o mais cedo possível, e deixar o processamento de sinais com o FPGA. Uma cadeia típica de frontend SDR de larga banda é: antena → LNA → mixer → ADC → FPGA (DDC + FFT + demodulação). Ao longo desta cadeia, a banda do transceptor do FPGA, o buffer DDR e a potência de DSP determinam quão larga é a banda instantânea que você consegue atingir.
2026-10-15·Leia mais →
Prática de aplicação
Costurar quatro feeds de câmera 1080p em uma única saída 4K parece juntar quatro imagens, mas por trás existe um livro-caixa de banda: banda de entrada, banda do frame buffer DDR, banda do motor de scaling e banda de saída — quatro camadas empilhadas umas sobre as outras. Errando a conta, você leva stuttering, tearing ou sobrecarga da DDR. Este artigo percorre cada camada do pixel clock para cima.
2026-10-12·Leia mais →
Prática de aplicação
Ao longo de uma linha de inspeção de defeitos, dos pixels da câmera até o sinal de rejeição, onde exatamente o FPGA é insubstituível? Este artigo faz primeiro o balanço de banda de todo o fluxo de dados, depois detalha os quatro papéis que o FPGA desempenha na linha de visão, compara os limites de tempo real entre algoritmos tradicionais e deep learning, e finalmente apresenta uma seleção de hardware implantável por meio de um caso real de estação AOI de solda em PCB.
2026-10-08·Leia mais →
Prática de aplicação
O núcleo de osciloscópios, digitizadores, radares e rádios definidos por software é amostragem ADC de alta velocidade → empacotamento → transferência ao host. Por que este passo exige FPGA, FMC HPC e PCIe x8? Um projeto real de aquisição 250MSPS.
2026-10-07·Leia mais →
Prática de aplicação
A essência do trading quantitativo é completar o ciclo de informação no menor tempo possível. Usando a plataforma AMD Virtex UltraScale+ XCVU13P (VU13P) como fio condutor: por que ela serve ao trading quantitativo e como implantá-la em uma cadeia de baixa latência entregável.
2026-09-27·Leia mais →
