Árvore de Clock FPGA e Orçamento de Jitter: Por Que Seu Link de Alta Velocidade Continha Falhando
O PCIe cai de vez em quando, o JESD204B não trava, o link de vídeo pisca — muitas vezes não é o código RTL, é o design do clock. Os transceptores de alta velocidade do FPGA são extremamente sensíveis ao jitter do clock de referência, e cada estágio da árvore de clock do oscilador ao buffer de clock até a rede global do FPGA adiciona jitter. Este artigo explica como calcular o orçamento de jitter, projetar a árvore de clock e evitar armadilhas comuns.