Prática de aplicação
Quando quatro câmeras numa linha todas devolvem a um servidor central para detecção, a banda não acompanha e a latência não comprime. O caminho melhor é fazer captura, pré-processamento e inferência na própria placa, devolvendo apenas resultados de detecção e um preview comprimido. Este artigo divide a arquitetura de IA embarcada na borda em papéis PS/PL, com o orçamento de banda e o caminho de deploy do modelo.
2026-10-23·Leia mais →
Prática de aplicação
O projeto original usa Xilinx Zynq-7000 (XC7Z020) para o esquema heterogêneo de software ARM + lógica FPGA real, e agora precisa ir para nacional. Trocar o chip significa reescrever o projeto inteiro, ou apenas mudanças locais? Este artigo divide a migração do HWD7Z020 (compatível com XC7Z020) para PBC7Z020G/021G em três camadas — software PS, lógica PL, boot e BSP — e detalha o volume real de mudança, as partes reaproveitáveis e os pontos de risco.
2026-10-22·Leia mais →
Análise de soluções
Quando vários ADCs de alta velocidade, feixes de radar ou streams de vídeo se encontram, o cabo de cobre chega no máximo após alguns metros e o PCIe não pode sair do chassi. O retorno correto é acionar SFP+/QSFP diretamente dos transceptores GTX/GTH do FPGA, fazer offload do MAC e da pilha IP/UDP on-chip, e enviar apenas o payload por fibra na taxa de linha. Este artigo desenvolve a taxa de linha 10G/25G, o payload UDP, o orçamento de link e a divisão interna de trabalho do FPGA.
2026-10-21·Leia mais →
Prática de aplicação
Uma sonda colorida de ultrassom de 128 canais amostra cada canal com um ADC de 12 bits e 40 MS/s, dando uma taxa de dados bruta de cerca de 7,7 GB/s — um nível que uma CPU não absorve, quanto mais gerar imagens em tempo real. A abordagem correta é rodar beamforming, detecção de envoltória e downsampling dentro do FPGA primeiro, e só entregar os dados comprimidos de imageamento ao host. Este artigo divide a cadeia de 128 canais em estágios, faz o orçamento da taxa de dados a cada passo e explica exatamente o que o FPGA faz no meio.
2026-10-20·Leia mais →
Insights do setor
Uma placa FPGA que roda bem no laboratório trava no chão de fábrica — a temperatura deriva, os conectores afrouxam, o EMC falha. Placas FPGA de grau industrial precisam operar com confiabilidade de −40°C a 85°C, sobreviver a vibração de 5g e passar nos testes EMC IEC 61000. Este artigo detalha o design de gradiente térmico, o reforço antivibração, a blindagem EMC e como escolher uma placa que realmente sobrevive ao deployment.
2026-10-19·Leia mais →
Análise de soluções
O PCIe cai de vez em quando, o JESD204B não trava, o link de vídeo pisca — muitas vezes não é o código RTL, é o design do clock. Os transceptores de alta velocidade do FPGA são extremamente sensíveis ao jitter do clock de referência, e cada estágio da árvore de clock do oscilador ao buffer de clock até a rede global do FPGA adiciona jitter. Este artigo explica como calcular o orçamento de jitter, projetar a árvore de clock e evitar armadilhas comuns.
2026-10-16·Leia mais →
Prática de aplicação
O core do Software Defined Radio (SDR): digitalizar o sinal de RF o mais cedo possível, e deixar o processamento de sinais com o FPGA. Uma cadeia típica de frontend SDR de larga banda é: antena → LNA → mixer → ADC → FPGA (DDC + FFT + demodulação). Ao longo desta cadeia, a banda do transceptor do FPGA, o buffer DDR e a potência de DSP determinam quão larga é a banda instantânea que você consegue atingir.
2026-10-15·Leia mais →
Guia de seleção
O erro mais comum na seleção de FPGA: escolher um modelo de chip primeiro e retroengenharia os requisitos, ou olhar só o preço sem margem de recursos. A ordem correta: defina a necessidade de banda (pares de transceptor) → calcule os recursos lógicos (LC/DSP) → escolha a placa mais barata que atende aos dois. Este artigo transforma a linha principal de produtos da Duyuan em uma matriz de decisão que você pode reaproveitar.
2026-10-14·Leia mais →
Análise de soluções
Placas de desenvolvimento FPGA nunca têm I/O suficiente: você precisa de um ADC de alta velocidade, de um módulo óptico ou de sensores LVDS — e não quer redesenhar a PCB toda vez. O FMC (FPGA Mezzanine Card, padrão VITA 57) resolve isto: uma placa carrier + uma biblioteca de placas mezanino padrão, troque o cartão para mudar a interface. Este artigo percorre LPC vs HPC, o orçamento de pinos e as configurações comuns de mezanino.
2026-10-13·Leia mais →
Prática de aplicação
Costurar quatro feeds de câmera 1080p em uma única saída 4K parece juntar quatro imagens, mas por trás existe um livro-caixa de banda: banda de entrada, banda do frame buffer DDR, banda do motor de scaling e banda de saída — quatro camadas empilhadas umas sobre as outras. Errando a conta, você leva stuttering, tearing ou sobrecarga da DDR. Este artigo percorre cada camada do pixel clock para cima.
2026-10-12·Leia mais →
